调试电路板的时候，最让人抓狂的并不是那些明面上能查到文档的参数问题。示波器一抓波形，明明电源电压已经稳定，负载也没动，可偏偏就是有那种挥之不去的毛刺，幅度不大，频率不低，排查了半天才发现——问题根本不在设计原理上，而是出在那些看不见的地方。
寄生电感，就是这样一个存在。它不像电阻那样显眼，也没有电容那样被刻意关注，可一旦到了高频开关电源、射频电路这类场景，它就摇身一变，成了让工程师睡不着觉的罪魁祸首。
严格来说，寄生电感是电路中非故意引入但客观存在的感性效应。任何电流流过的导体都会产生磁场，而磁场的变化又会产生反向电动势来阻碍电流变化——这就是电感的基本特性。哪怕是一根普通的PCB走线，也存在寄生电感。
那这些电感都从哪来的？主要来自这么几个地方：
常见的寄生电感来源
PCB走线：铜箔本身就有电阻和电感，走线越长、越窄，电感量就越大。一段10cm长、1mm宽的走线，寄生电感大约在几十nH级别。
过孔：从顶层到地层的过孔，虽然只有几毫米长，但电感量也能达到1-2nH。高频电路里过孔多了，累积效应就很可观。
焊盘和引脚：元器件的引脚、IC的焊盘，都会在高频下表现出不容忽视的电感特性。
连接器和线缆：板外的连接线、探针，这些更是寄生电感的重灾区。
寄生电感的危害，主要体现在三个方面。
第一，高频下感抗急剧增大。感抗的公式是XL = 2πfL，频率越高，感抗越大。直流情况下那根走线好像没什么存在感，可一旦进入MHz级别，nH级的寄生电感也能产生几十欧姆的阻抗。
XL = 2πfL
第二，和寄生电容形成LC谐振。这才是问题的核心。PCB上任意两根靠近的导体之间都存在寄生电容，走线的电感加上对地电容，在某个频率点就会形成谐振。
一旦谐振被激发，波形上就会出现振铃——那些让人看了就头疼的高频振荡。幅度大的时候，会直接击穿器件；幅度小的时候，也会导致EMI超标，让产品通不过认证测试。
第三，引起过冲和下冲。开关节点的状态切换时，寄生电感会阻碍电流的快速变化，导致电压波形出现尖峰。尖峰超过器件耐压，器件就可能损坏。
一个常见误区：很多人以为只有开关电源才需要关注寄生电感。其实不然，只要电路中有高速信号变化，比如MCU的GPIO翻转、时钟线的上升沿，都可能因为寄生电感引发问题。
说几个典型的场景，帮助理解寄生电感到底是怎么坑人的。
开关节点的振铃
同步降压转换器的SW节点，波形本来应该是漂亮的方波，可实际一测，满是振铃。高边MOS关断时，电流急剧变化，寄生电感产生感应电动势，和节点的寄生电容形成谐振，振铃就这么来了。振铃幅度如果超过MOS的耐压余量，长期运行下去可靠性就有问题。
电源纹波恶化
12V转5V的DCDC模块，理论纹波应该只有几十mV，可实测动不动就上百mV。问题很可能就出在输出电容的走线上——电容到芯片的走线太长、太细，寄生电感把电容的滤波效果大打折扣。高频纹波根本滤不掉，全都窜到后级电路去了。
EMI传导和辐射
产品送去做EMC认证，结果在30MHz-100MHz频段超标。查来查去，原以为是屏蔽没做好，其实根源很可能在电源线的寄生电感上。电感在高频下呈现的高阻抗，把噪声反射回电路，同时又向空间辐射电磁能量，两头都添乱。
既然寄生电感问题这么多，那就得想办法控制它。方法说不上多高大上，关键在于细节。
走线要短要宽：电感量和走线长度成正比、和宽度成反比。关键信号线能短则短、能宽则宽。高频电流回路的面积越小，寄生电感越小，辐射也越小。地平面要完整：连续的地平面不仅提供低阻抗的回流路径，还能有效降低走线的寄生电感。尽量别把地平面割得支离破碎。去耦电容要靠近芯片：电容的引脚电感是影响滤波效果的关键。电容越靠近芯片引脚，电流回路越短，寄生电感越小。过孔策略要讲究：多用盲孔和埋孔，减少过孔数量；电源和地的过孔尽量加粗；高速信号附近多打伴随地孔，缩短回流路径。知道问题在哪是一回事，能不能测出来是另一回事。测量寄生电感，常用这么几种方法。
网络分析仪：测量传输线的S参数，从相位响应可以反推出寄生电感量。精度高，但设备成本也高。
阻抗分析仪：直接测量器件或走线在不同频率下的阻抗，绘制阻抗-频率曲线，谐振点附近的数据最有参考价值。
示波器加探头：测开关节点波形时，选择带宽足够高的示波器和探头，注意探头的接地环路要小。有时候测出来的振铃不一定是电路问题，也可能是测量方法不当引入的。
说了这么多，其实就想说明一件事：寄生电感不是玄学，它有明确的物理根源，也有可行的控制方法。
做电路设计的时候，多想一步——这条走线够不够短、这个回路面积能不能再小一点、去耦电容放得够不够近。这几个"多想想"，可能就能让你少踩几个坑，少熬几个夜。
高速电路的设计配资专家门户，本质上就是对各种寄生效应的理解和控制。把寄生电感当回事，它就不会成为压垮项目的最后一根稻草。
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